计算机系统设计（下册）——基于FPGA的SoC设计与实现

定　　价：69 元

• 作者：魏继增
• 出版时间：2022/2/1
• ISBN：9787121349416
• 出 版 社：电子工业出版社

• 中图法分类：TP302.1 
• 页码：304
• 版次：01
• 开本：16开

内容简介

《计算机系统设计》系列教材是在新工科建设的背景下，面向国家“自主可控”信息化发展战略，围绕系统能力培养的目标而编写的。本书为该系列教材的下册，在上册所设计的32位MIPS流水线处理器（MiniMIPS32）的基础上，详细讲授SoC软硬件设计、集成、测试的方法和流程。全书分为8章，主要包括增强型MiniMIPS32处理器设计，互连总线的集成，存储系统的设计与集成，常见外设的设计与集成，操作系统移植，面向特定应用领域的SoC设计，基于Xilinx FPGA 和Vivado的IP核设计、封装及基于IP核的SoC平台构建等内容，提供微课视频、电子课件、程序代码等。书中将SoC设计过程中每个环节所涉及的硬件和软件的基本概念关联起来，力争给读者建立一个功能完备、层次分明的SoC软硬件架构。本书可作为高等院校计算机、微电子等专业高年级本科生及研究生的教材或教学参考书，也可作为计算机系统综合课程设计、数字系统课程设计的实验指导用书或计算机系统工程师的技术参考书。

作者介绍

魏继增，男，天津大学计算机科学与技术学院副教授，中国计算机学会计算机工程与工业专委会委员，中国计算机学会天津分委会委员，中国计算机学会会员，IEEE会员，ACM会员。长期从事计算机系统、嵌入式、集成电路领域的科研和教学工作。

目 录

目 录

第1章 SoC设计概述 1
1.1 SoC概述 1
1.2 SoC的分类及基本组成 2
1.3 SoC设计的发展趋势 3
1.3.1 SoC设计技术的发展和挑战 3
1.3.2 SoC设计方法的发展和挑战 6
1.3.3 未来的SoC 7
1.4 本书的目标和组织结构 8
第2章 SoC设计流程 10
2.1 软硬件协同设计 10
2.2 基于标准单元的SoC设计流程 12
2.3 基于FPGA的SoC设计流程 16
2.3.1 SoC FPGA结构 16
2.3.2 面向SoC的FPGA设计流程 17
2.3.3 高层次综合 18
2.3.4 Versal ACAP和Vitis 19
2.4 IP复用的设计方法 21
2.4.1 IP的基本概念与分类 21
2.4.2 IP设计的流程 23
2.4.3 IP核的选择 27
第3章 基于增强型MiniMIPS32处理器的SoC—MiniMIPS32_FullSyS 29
3.1 MiniMIPS32_FullSyS的整体架构 29
3.2 MiniMIPS32_FullSyS的地址空间划分与映射 31
3.2.1 32位MIPS处理器的虚拟地址空间 31
3.2.2 MiniMIPS32_FullSyS的地址空间划分 33
3.2.3 固定地址映射单元的设计与实现 34
3.2.4 指令地址仲裁单元的设计与实现 35
3.3 高速缓冲存储器 36
3.3.1 高速缓冲存储器概述 36
3.3.2 Cache的性能评价 44
3.3.3 Cache的设计与实现 45
第4章 AXI4总线接口及协议 54
4.1 AXI4总线接口概述 54
4.2 AXI4总线协议 55
4.2.1 AXI4总线结构 55
4.2.2 AXI4总线信号 57
4.2.3 AXI4总线协议的握手机制 60
4.2.4 AXI4总线协议的读操作时序 62
4.2.5 AXI4总线协议的写操作时序 63
4.2.6 突发传输机制 64
4.3 基于AXI4的MiniMIPS32处理器设计与实现 64
4.3.1 类SRAM接口到AXI4接口的转换 64
4.3.2 MiniMIPS32处理器的封装 69
4.4 AXI Interconnect简介 78
4.4.1 AXI Interconnect的结构 78
4.4.2 AXI Interconnect的互连结构 80
4.4.3 AXI Interconnect的I/O接口信号 82
4.5 基于AXI Interconnect的SoC设计与实现—增强型MiniMIPS32处理器的集成 86
第5章 存储系统 102
5.1 AXI BRAM控制器 102
5.1.1 AXI BRAM控制器简介 102
5.1.2 基于AXI Interconnect的SoC设计与实现
—AXI BRAM控制器的集成 108
5.2 非易失存储器Flash 114
5.2.1 Flash存储器简介 114
5.2.2 SPI接口 115
5.2.3 SPI Flash（S25FL128S） 118
5.2.4 AXI Quad SPI IP核 121
5.2.5 基于AXI Interconnect的MiniMIPS32_FullSyS设计
—AXI Quad SPI的集成 129
第6章 外部设备 135
6.1 通用输入输出接口 135
6.1.1 GPIO概述 135
6.1.2 AXI GPIO简介 135
6.1.3 基于AXI Interconnect的MiniMIPS32_FullSyS设计
—AXI GPIO的集成 140
6.1.4 AXI GPIO的功能验证 146
6.2 UART控制器 165
6.2.1 串口通信概述 165
6.2.2 通用异步收发器（UART） 165
6.2.3 UART传输协议 166
6.2.4 AXI Uartlite简介 167
6.2.5 基于AXI Interconnect的MiniMIPS32_FullSyS设计
—AXI Uartlite的集成 171
6.2.6 AXI Uartlite的功能验证 176
6.3 定时器 179
6.3.1 定时器概述 179
6.3.2 AXI Timer简介 180
6.3.3 基于AXI Interconnect的MiniMIPS32_FullSyS设计
—AXI Timer的集成 187
6.3.4 AXI Timer的功能验证 192
6.4 VGA控制器 198
6.4.1 VGA接口概述 198
6.4.2 RGB三原色模型 200
6.4.3 VGA控制器的时序 201
6.4.4 VGA控制器的设计与实现 204
6.4.5 基于AXI Interconnect的MiniMIPS32_FullSyS设计
—AXI VGA控制器的集成 210
6.4.6 AXI VGA控制器的功能验证 226
第7章 μC/OS-II操作系统的移植 230
7.1 μC/OS-II操作系统概述 230
7.1.1 操作系统与实时操作系统 230
7.1.2 μC/OS-II简介 231
7.1.3 μC/OS-II的基本功能 232
7.1.4 μC/OS-II的文件结构 233
7.2 μC/OS-II操作系统的移植 234
7.2.1 μC/OS-II操作系统源码下载 234
7.2.2 建立μC/OS-II操作系统文件目录 234
7.2.3 移植μC/OS-II操作系统 235
7.3 μC/OS-II操作系统的功能验证 245
第8章 面向特定应用的软硬件设计 250
8.1 RSA加/解密SoC的软硬件设计 250
8.1.1 RSA公钥密码系统简介 250
8.1.2 RSA公钥密码算法的实现 251
8.1.3 AXI RSA128的硬件设计 254
8.1.4 AXI RSA128的集成 256
8.1.5 RSA加/解密SoC的功能验证 266
8.2 手写体数字识别SoC的软硬件设计 271
8.2.1 贝叶斯定理简介 272
8.2.2 朴素贝叶斯分类器 272
8.2.3 AXI Bayes的硬件设计 274
8.2.4 AXI Bayes的集成 276
8.2.5 手写体数字识别SoC的功能验证 286
参考文献